FPGA学习(七)-IP核之PLL

本文是关于FPGA学习系列中的第七篇，专注于IP核中的PLL（锁相环）的应用。IP核是ASIC或FPGA中预先设计好的电路模块，具有高可靠性和提高开发效率的特点，但也存在局限性，如跨平台移植性差和功能调整空间小。文章介绍了Xilinx FPGA中常用的IP核如ILA和VIO，并详细解释了时钟管理单元CMT的组成，包括PLL和MMCM。PLL是一种利用外部参考信号控制内部震荡信号频率和相位的电路，而MMCM是在PLL基础上加入相位动态调整功能的混合模式时钟。 实验任务是通过开发板输出四路不同频率或相位的时钟，并使用示波器验证输出结果。实现思路包括在Vivado中配置时钟IP核，并根据模板进行例化。由于Xilinx IP核的封闭性，仿真需要使用Vivado自带调试器或生成仿真库后在Modelsim中进行。文章还提供了代码实现的简单说明。